VLSI (7) 썸네일형 리스트형 [ICC2] input / output file 기술 면접 대비 IC compiler 2 input file Gate-level Netlist (.v)DC에서 생성된 synthesized netlist내용:합성된 design의 gate-level 구현Cell instances와 연결 정보Design hierarchy 구조DFT 관련 구조Clock buffer 정보목적: PnR을 위한 기본 설계 데이터Design Constraints (.sdc)DC에서 생성된 timing/physical constraint내용:Clock definition (create_clock, create_generated_clock)I/O delaysFalse/multi-cycle pathsMax/min delaysLoad conditions목적: PnR 과정에서의 timing 기준 제공Te.. [PT] input / output file 기술 면접 대비 Prime Time input fileNetlist Files (.v)DC에서 생성된 gate-level netlistDesign Constraints (.sdc)DC에서 생성된 timing constraintsTechnology Library (.db)Standard cell timing 정보Parasitic Files (.spef/.spf)RC delay 정보Physical Library (.tf)Technology informationPower Intent File (.upf/.cpf)Power domain 정보SDF File (.sdf)Standard Delay FormatSVF File (.svf) : Switching Activity FileSwitching activity 정보Power .. [DC] input / output file 기술 면접 대비 Design Compiler input file RTL file (.v)Technology libarary (.db) > 셀 정보를 갖고 있는 파일Standard cell 정보Timing, power, area 정보PVT 조건 포함Cell의 physical/timing characteristic( 셀의 대한 lvs drc 같은 검증을 마친 셀들을 table을 만들어서 특징을 뽑아놓은 것이 characteristic)Constratints (.sdc)타이밍 제약 조건Clock 정의I/O delayLoad conditionsOperating conditionsUPF ,CPF (.upf,.cpf) > 파워 정보를 갖고 있는 파일Power intentVoltage domainPower domainIsola.. XMODEL XMODEL이 뭔가요?"XMODEL은 서울대학교 혼성신호 IC 및 시스템 연구실에서 개발되었으며, 혼성 신호(Mixed-Signal) 시스템을 빠르고 정확하게 시뮬레이션할 수 있는 도구입니다. = 시뮬레이션 툴특히 아날로그 회로의 동작을 빠르게 검증할 수 있도록 설계된 툴로, 기존의 Verilog-AMS나 Real-Number Verilog 시뮬레이션보다 10~100배 빠른 속도를 제공합니다. 이를 통해 아날로그와 디지털 시스템의 통합된 설계 검증이 가능하며, 정확성과 속도 모두에서 강점을 가지고 있습니다." * 혼성 신호 시스템이란? 혼성 신호 시스템은 아날로그 신호와 디지털 신호를 동시에 처리하는 시스템입니다. 디지털 신호는 이진 데이터(0과 1)로만 표현되지만, 아날로그 신호는 연속적인 값을 가지기.. ICC2 5장 * SDC = constraint file * UPF = Power Intent , 디자인이 어떤 의도로 power가 써 있는지 보여줌 (power 구조 정보) * Floor plan(DEF + ..) >> DEF = 위치 정보 파일 * DC를 쓰는 이유 >> code를 회로도로 바꾸는 목적 (그래서 timing을 개선 하는 능력을 떨어진다 , DC 끝나고도 PT를 거치는 이유) , ICC2도 마찬가지 * Scan Chain을 쓰는 이유 1. ICC 끝나고 칩으로 생산할때 잘 동작하는지 어떻게 증명? 2. 공정상황에서 생기는 오류 (open ,short) 이런건 어떻게 증명? 3. 공정상황에서 생기는 open short를 검증할 수 있는 회로를 넣음 (패턴) 5-11* Linking >> netli.. Design Compiler file keyword Technology file = Techfile (.tf)* Techfile은 파운더리에서 제공하고 있다.* 파일 형식 ( 두 파일 모두 동일한 정보) Synopsys Techfile = .tf Cadence Techfile = .techlef* Techfile은 ASCII(아스키) format이고 각 기술 노드(ex 7nm ,5nm) 마다 새로운 파일이 생성됩니다 techfile은 PNR tool에 가장 중요한 input인데 , techfile에선 metal layers , vias 와 같은 공정관련 parameters들을 포함하고 있다. tech file에 있는 정보는 ASIC의 physical structure에 대한 상세 지침을 제공하는데 여기에는 칩에서 사용되는 다양한 층에 대.. [리눅스] command pwd- Print Working Directory : 현재 작업하고 있는 디렉토리의 경로명 출력 cd- Change Directory ls- List contents of directory : l ,a ,i ,x ,F ,R ,t ,r grep- Global Regular Expression & Print : 지정하는 패턴과 일치하는 내용이 있으면 표준 출력으로 출력 ex) 일할때 파일에서 이전의 레퍼런스를 참고하고 싶을때 하위 디렉토리 중에 이름 같은거 찾아주는거 cf) find > grep과 비슷하나 find는 command에 command 물리는거 find, -name "*sw*" -exec -rm -a mkdir- Make Directory : 디렉토리 생성 , p : 존재하지 않는 디렉토.. 이전 1 다음
